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かつてない最も低コストなCPLD

ALTERA(アルテラ) MAX II 低消費電力プロセス技術を搭載した ALTERA (アルテラ) の MAX® II デバイスは従来のMAX 製品のおよそ半分のコスト、10分の1の消費電力、4倍もの集積度、そして2倍の性能向上を提供します。 アルテラは、これまでで最も低コストの CPLD として MAX II デバイス・ファミリを発表しました。MAX II デバイスは、CPLD ファミリの中で I/O ピンあたり最も低いコストと最小の消費電力を実現する
画期的な新CPLDアーキテクチャをベースにしています。インスタント・オン、不揮発性のこのデバイス・ファミリは、汎用の低集積度アプリケーションをターゲットにしています。MAX II デバイスは、従来の CPLD デザインに最も低いコストを提供できるだけでなく、更に高い集積度においてもコストと消費電力の低減を実現するので、高コストで高消費電力の ASSP、および標準ロジック・デバイスの代わりに MAX II デバイスを使用することができます。



MAX II デバイス・ファミリの最新機能

MAX II デバイスは、ハイレベルの機能統合によってシステム・デザイン・コストの低減を可能にします。ここでは、MAX II デバイスの最新機能について説明します。

 コスト最適化アーキテクチャ

1/2 の価格で 4 倍の集積度(MAX 3000A デバイスと比較した場合)
最小ダイ・サイズになるよう設計され、I/O ピンあたり業界で最も低いコストを実現


 低消費電力

1/10 の消費電力(3.3 V MAX デバイスと比較した場合)
消費電力の低減と信頼性の向上を実現する 1.8 V コア電圧


 高性能

最大300MHzの内部クロック周波数レートをサポート
2倍の性能向上 (従来の3.3-V MAX デバイスと比較)


 ユーザ・フラッシュ・メモリ

ユーザが使用可能な不揮発性フラッシュ・メモリ・ブロック
ディスクリート不揮発性ストレージ・デバイスの除去によるチップ数の低減


 リアル・タイムのイン・システム・プログラマビリティ (ISP)

デバイスの動作中に 2 番目のデザインをダウンロード可能
リモート・フィールド・アップデートのコスト低減


 MultiVolt™ コアの柔軟性

3.3 V、2.5 V、または 1.8 V 電源に対応可能なオンチップ電圧レギュレータ
電源レール数の低減によるボード・デザインの単純化


 MAX II デバイスのパラレル・フラッシュ・ローダ

ボード上の JTAG 非準拠フラッシュ・デバイスのコンフィギュレーション効率を改善
MAX II デバイスでJTAG コマンドを実装してボード管理を簡素化


 I/O 機能

 MultiVolt I/O 機能により 1.5 V、1.8 V、2.5 V、または 3.3 V ロジック・レベルのデバイスとインタフェース可能

 Schmitt トリガ、プログラマブル・スルー・レートおよびプログラマブル・ドライブ強度によりシグナル・インテグリティを改善


 使いやすいソフトウェア

 アルテラの無償ソフトウェア Quartus® II Web Edition ですべてのMAX II デバイスをサポートし、ピン・ロック・フィッティングと性能の向上を実現MAX+PLUS® IIのルック&フィール・オプションによる使い易さの向上


MAX II デバイス・ファミリの概要

MAX II CPLD ファミリは、画期的な新CPLD アーキテクチャをベースにしている不揮発性、インスタント・オンプログラマブル・ロジック・ファミリです。この新しいアーキテクチャは、システムの消費電力、スペース、そしてコストの低減を可能にします。

 MAX II デバイス・ファミリ (MAX II、MAX IIG、MAX IIZ)
 パッケージ および I/O
 スピード・グレード
 機能



アルテラの FPGA 製品で実現する LUT (look-up table) ベースのアーキテクチャにおけるノウハウを活用しつつ、アルテラの MAX II CPLD の様々な利点を組み合わせることで、システム・コストや消費電力の低減を可能にします。LUT (look-up table) ベースのアーキテクチャは、IOパッド数に対して最適化された小さなスペースの中で最大限のロジック容量を提供します。

MAX II CPLD は、これまで前世代の FPGA、ASSP、および標準ロジック・デバイスに実装されていた多数のアプリケーションで使用可能です。


表 1 に MAX II デバイス・ファミリのメンバーと特長の概要を示します。

表1. MAX II デバイス・ファミリの概要
デバイス EPM240/G/Z EPM570/G/Z EPM1270/G EPM2210/G
ロジック・エレメント数 240 570 1,270 2,210
標準等価マクロセル数 192 440 980 1,700
最大ユーザ I/O ピン数 80 160 212 272
ユーザ・フラッシュ・メモリ・ビット 8,192 8,192 8,192 8,192
デバイス配給状況 出荷中 出荷中 出荷中 出荷中


0.18-μm の 6 層メタル・フラッシュ・プロセスをベースにし、MAX II CPLD ファミリは 携帯電話やスマート・フォン等の、汎用・低集積度ロジック・アプリケーションをターゲットとしています。MAX II CPLD は、インタフェース・ブリッジング、I/O 拡張、デバイス・コンフィギュレーション、パワーアップ・シーケンスなどの汎用・低集積度ロジック・アプリケーションにおいて理想的なデバイスです。


表 2 に MAX II デバイスのパッケージと I/O ピン数の概要を示します。

表 2. MAX II デバイス・パッケージ & 最大ユーザ I/O ピン数 (1)

パッケージ(サイズ)

EPM240Z EPM240/G EPM570Z EPM570/G EPM1270/G EPM2210/G
68 ピン
Micro FineLine BGA
(5mm x 5mm) (2),(3)
54
100 ピン
Micro FineLine BGA
(6mm x 6mm) (2),(3)
80 80 76 76
100 ピン
FineLine BGA
(11mm x 11mm) (2),(4)
80 76
100 ピン Thin-Quad Flat Pack (TQFP)
(16mm x 16mm)
80 76
144 ピン
Micro FineLine BGA
(7mm x 7mm) (2)
116
144 ピン TQFP
(22mm x 22mm)
116 116
256 ピン
Micro FineLine BGA
(11mm x 11mm) (2)
160 160 212
256 ピン
FineLine BGA
(17mm x 17mm)
160 212 204
324 ピン
FineLine BGA
(19mm x 19mm)
272

注:
1.すべてのパッケージは異なる集積度でのパッケージ互換をサポートします。
2.パッケージは、鉛フリー品のみを提供します。
3.BGA: ボール・グリッド・アレイ (0.5 mm ピッチ )
4.BGA (1.0 mm ピッチ)


表3.MAX II のスピード・グレード

表3.MAX II のスピード・グレード

パッケージ(サイズ)

-3

-4

-5

-6

-7

EPM240, EPM240G
EPM240Z
EPM570, EPM570G
EPM570Z
EPM1270, EPM1270G
EPM2210, EPM2210G


MAX II 関連情報


 MAX II 開発キット


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